3、Verilog语法--b)端口、信号及数据类型【含答案】 IC设计与方法

(1)单选题

Verilog标书电路单元最基本的结构是?

A  Block

B  Module

C  Architecture

D  Entity

(2)单选题

下面关于Verilog电路的说法错误的是?

A  电路的外特性关注点在有哪些输入和输出信号,每个信号起什么作用

B  电路的内特性关注点在内部有哪些元器件构成的,它们是怎么连接的

C  Verilog的Module一般分为3个部分:名字和端口列表、数据定义、功能描述

D  Verilog代码不区分大小写

(3)单选题

下面这段Verilog代码中,必须定义为reg类型的信号是? 

 always@(posedge clk and negedge rst_n) 

 begin 

        if(!rst_n) y <= 4'b0; 

        else y <= y + z; 

        end 


        assign z = 4'b0010;



A  clk

B  rst_n

C  y

D  z

(4)单选题

下面这段Verilog代码中,不需要定义为reg类型的信号是? 

         initial clk = 1'b0; 

         always #10 clk = ~clk; 

          initial 

          begin 

                 rst_n = 1'b0; 

                 #5 rst_n = 1'b1; 

                 #10 rst_n = 1'b0; 

           end 

       

          always@(a) c = a + 1'b1;

A  clk

B  rst_n

C  c

D  a

(5)单选题

wire类型的缺省值是_____,reg类型的缺省值是_____?

A  x,z

B  x,x

C  z,x

D  z,z

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