第三节测试 时序参数【含答案】 数字超大规模集成电路设计

(1)填空题

填空题:已知一个由2级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有寄存器的建立时间都等于0.8ns,时钟至输出(clock to Q)的延时都等于1ns,中间的组合逻辑部分的传播延时等于2.2ns,那么这个时序路径所允许的最短时钟周期是_[填空1]_ns


填空题:已知一个由2级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有寄存器的保持时间都等于0.2ns,时钟至输出(clock to Q)的污染延时都等于0.1 ns,那么中间的组合逻辑部分的污染延时应该大于_[填空2]_ns


(2)单选题

当一个正电平锁存器的数据在时钟下降沿之前变化,但不满足建立时间,会出现下列哪种情况()

A  变化之后的数据最终写入锁存器

B  变化之后的数据最终没有被锁存器保存下来

C  时钟下降之后锁存器的值被改写

(3)单选题

寄存器的输入数据在时钟沿之前一直为0,时钟沿之后变1,但0维持的时间小于该寄存器的保持时间,那么会出现下列哪种情况()

A  寄存器最终的输出为0

B  寄存器最终的输出为1

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