3、Verilog语法--f)Always【含答案】 IC设计与方法

(1)多选题

如果A=4'b0000, B=4'b0101, C=4'b0011, D=4'b0100, 请选出下面正确的选项

A  !A=1

B  !B=0

C  A&&B=1

D  A||B=1

E  ~B=0

F  ~C=4'b1100

G  B&C=4'b0001

H  C|D=4'b0100

I  B^D=4'b0001

J  &C=0

K  |A=0

L  ~B&C^D=4'b0110

(2)单选题

如果A=8'b01001010, 则A<<2的结果是?

A  8'b00010010

B  8'b00101000

C  10'b0000101010

D  10'b0100101000

(3)单选题

请根据下列两条语句的执行情况判断结果out的值为? 

reg [7:0] out; 

out=4'hBC;

A  8'b1011_1100

B  8'h1011_1100

C  8'h0C

D  8’hBC

(4)单选题

下面电路模块的输入矢量哪种表达方式是正确的?

A  input [3:0] A;B;C;

B  input [3:0] A,B,C;

C  input A,B,C[3:0];

D  input A[3:0], B[3:0], C[3:0];

(5)单选题

下面哪种代码执行后是与其他结果不一样的?

A  
module mux2_1(a,b,sel,out);
 input a,b,sel;
output out;
assign out=(sel==1)?a:b;
endmodule

B  
module mux2_1(a,b,sel,out);
input a,b,sel;
output out;
reg out;
always@(a or b or sel)
begin
case(sel)
0: out=a;
1: out=b;
endcase
end
endmodule

C  
module mux2_1(a,b,sel,out);
input a,b,sel;
output out;
reg out;
always@(*)
if(sel==0)
out=a;
else
out=b;
endmodule

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